Tải bản đầy đủ - 0 (trang)
2 Flip- flop RS có ngã vào Preset và Clear:

2 Flip- flop RS có ngã vào Preset và Clear:

Tải bản đầy đủ - 0trang

Hướng dẫn thực hành mạch FLIP-FLOP

------------------------------------------------------------------------------------------



(a)



(H 6.6)



(b)



Thay 2 cổng NAND cuối bằng hai cổng NAND 3 ngã vào, ta được FF RS có ngã vào Preset

(Pr) và Clear (Cl).



Khi ngã Pr xuống thấp (tác động) và ngã Cl lên cao ngã ra Q lên cao bất chấp các

ngã vào còn lại.



Khi ngã Cl xuống thấp (tác động) và ngã Pr lên cao ngã ra Q xuống thấp bất chấp các ngã

vào còn lại.

Ngồi ra 2 ngã vào Pr và Cl còn được đưa về 2 ngã vào một cổng AND, nơi đưa tín hiệu

CK vào, mục đích của việc làm này là khi một trong 2 ngã vào Pr hoặc Cl tác động thì

mức thấp của tín hiệu này sẽ khóa cổng AND này, vơ hiệu hóa tác dụng của xung CK.



Hướng dẫn thực hành mạch FLIP-FLOP

-----------------------------------------------------------------------------------------Bảng sự thật của FF RS có Preset và Clear (tác động thấp) cho ở bảng 6.5



Pr Cl CK S R Q+

0

0

1

1

1

1

1

1



0

1

0

1

1

1

1

1



x

x

x

0

1

1

1

1



x

x

x

x

0

0

1

1



x

x

x

x

0

1

0

1



Cấm

1

0

Q

Q

0

1

Cấm



bảng 6.5

Lưu ý: Trên bảng 5.5, dòng thứ nhất tương ứng với trạng thái cấm vì hai ngã vào Pr và Cl

đồng thời ở mức tác động, 2 cổng NAND cuối cùng đều đóng, nên Q+=Q=1.

Kết nối thành chuỗi hai FF RS với hai ngã vào xung CK của hai FF có mức tác động trái ngược

nhau, ta được FF chủ tớ (H 6.7).



(H 6.7)

Hoạt động của FF được giải thích như sau:



- Do CKS của tầng tớ là đảo của CKM = CK của tầng chủ nên khi CK=1, tầng chủ giao

hoán thì tầng tớ ngưng. Trong khoảng thời gian này, dữ liệu từ ngã vào R và S được đưa

ra và ổn định ở ngã ra R’ và S’ của tầng chủ, tại thời điểm xung CK xuống thấp, R’ và S’

được truyền đến ngã ra Q và Q (H 6.8)



Hướng dẫn thực hành mạch FLIP-FLOP

------------------------------------------------------------------------------------------



(H 6.8)



- Đối với trường hợp R = S =1 khi C K=1 thì R’= S’ =1, nhưng khi CK xuống thấp thì

một trong hai ngã ra này xuống thấp, do đó mạch thốt khỏi trạng thái cấm, nhưng S’ hay

R’ xuống thấp trước thì khơng đoán trước được nên mạch rơi vào trạng thái bất định,

nghĩa là Q+ có thể =1 có thể =0, nhưng khác với Q+. Ta có bảng sự thật:



S

0

0

1

1



R

0

1

0

1



CK











Q+

Q

0

1

Bất định



Tóm lại, FF RS chủ tớ đã thoát khỏi trạng thái cấm nhưng vẫn rơi vào trạng thái bất định,

đồng thời ta được FF có ngã vào xung đồng hồ tác động bởi cạnh xuống của tín hiệu CK.

Để có FF RS có ngã vào xung đồng hồ tác động bởi cạnh lên của tín hiệu CK ta có thể

dời cổng NOT đến ngã vào FF chủ và cho tín hiệu CK vào thẳng FF tớ.

Mặc dù thoát khỏi trạng thái cấm nhưng FF RS chủ tớ vẫn còn trạng thái bất định nên

người ta ít sử dụng FF RS trong trường hợp R=S.



III. CÁC BƯỚC TIẾN HÀNH THÍ NGHIỆM:



1) Nối các dây dẫn theo sơ đồ sau:



Hướng dẫn thực hành mạch FLIP-FLOP

------------------------------------------------------------------------------------------



Hình 3.1



2) Sử dụng các nút nhấn đầu vào CB1,CB2,CB3,CB4 , khi nút nhấn tác động tác

động mức 0 đền led sáng ,sử dụng đèn LED cho việc biểu thị đầu ra mức 0

đèn led tắt mức 1 đèn led sáng.

3) Điền vào bảng kết quả thu được khi tiến hành thí nghiệm:

R



S



Qn+1



IV. BÁO CÁO THÍ NGHIỆM:



1) Số thứ tự, tên bài thực hành.

2) Mục đích của bài thực hành.

3) Trình tự đã tiến hành thí nghiệm và kết quả thu được.



Hướng dẫn thực hành mạch FLIP-FLOP

-----------------------------------------------------------------------------------------V. CÂU HỎI KIỂM TRA:



Khi các đầu vào S tác động mức 0 đầu R thay đổi mức tác động 0-1 thì các đầu ra

có thay đổi trạng thái khơng? Tại sao?



BÀI 2: THÍ NGHIỆM MẠCH FLIP-FLOP J-K

I. MỤC ĐÍCH THÍ NGHIỆM



- Nắm được ý nghĩa, hoạt động của FF – JK

II. TÓM TẮT LÝ THUYẾT



FF – JK là loại flip-flop vạn năng có rất nhiều ứng dụng trong ứng dụng kỹ thuật

số. Trong FF này, ngoài 2 đầu vào J và K và 2 đầu ra Q và còn có các đầu vào điều

khiển: CLK (Clock ) và CLR (Clear ), trong đó, CLK là đầu vào xung đồng bộ, CLR

là đầu vào xố. Một phần tử FF – JK trên IC7473 có sơ đồ chân như được trình bày

như trên hình 6-3.



Hình 9-1



Bảng chân lý của FF - JK này như bảng 9-1.

CL

R

0

1

1



CL

K

x

é

é



J



K



Qn+1



x

0

0



x

0

1



0

Qn

0



1

1



Hướng dẫn thực hành mạch FLIP-FLOP

-----------------------------------------------------------------------------------------1

é

1

0

1

0

1

é

1

1

Qn

Bảng 9-1



Từ bảng chân lý có thể rút ra nhận xét:

- Các đầu vào J và K có đặc tính giống như S và R của FF - RS

- Tuy nhiên, khi J = K = 1 thì mạch vẫn hoạt động.

III. CÁC BƯỚC TIẾN HÀNH THÍ NGHIỆM:



1) Nối các dây dẫn theo sơ đồ sau:



2) Sử dụng các nút nhấn đầu vào CB1,CB2,CB3,CB4 , khi nút nhấn tác động tác

động mức 0 đền led sáng ,sử dụng đèn LED cho việc biểu thị đầu ra mức 0 đèn

led tắt mức 1 đèn led sáng.

3) Điền vào bảng kết quả thu được khi tiến hành thí nghiệm:

CL

R



CL

K



J



K



Qn+1



Hướng dẫn thực hành mạch FLIP-FLOP

------------------------------------------------------------------------------------------



IV. BÁO CÁO THÍ NGHIỆM:



1) Số thứ tự, tên bài thực hành.

2) Mục đích của bài thực hành.

3) Trình tự đã tiến hành thí nghiệm và kết quả thu được.

V. CÂU HỎI KIỂM TRA:



Khi các đầu vào J, K thay đổi trạng thái mà chưa có xung nhịp CLK thì các đầu ra

có thay đổi trạng thái không? Tại sao?



Hướng dẫn thực hành mạch FLIP-FLOP

-----------------------------------------------------------------------------------------BÀI 3: THÍ NGHIỆM MẠCH FLIP-FLOP D

I. MỤC ĐÍCH THÍ NGHIỆM:



Nắm được ý nghĩa, hoạt động của FF – D.

II. TÓM TẮT KIẾN THỨC CÓ LIÊN QUAN:



Flip – flop D có hai đầu ra Q và và một đầu vào dữ liệu D, ngồi ra còn có các

đầu vào điều khiển là PR (Preset ) và CLR (Clear ), trong đó, PR là đầu vào đặt trước

và CLR là đầu vào xoá. Một phần tử FF – D trên IC 7474 có ký hiệu và bảng chân lý

như hình 10-1 và bảng 10-1:



Hình 10-1



PR

0

1

1

1



CL

R

1

0

1

0



CK



D



Qn+1



x

x



x

x

1

0



1

0

1

0









Bảng 10-1



0

1

0

1



Hướng dẫn thực hành mạch FLIP-FLOP

-----------------------------------------------------------------------------------------Từ bảng chân lý có thể rút ra nhận xét: trạng thái đầu ra lặp lại trạng thái đầu vào

D tại thời điểm trước đó. Nghĩa là tín hiệu đầu ra bị trễ so với tín hiệu đầu vào một

khoảng thời gian nào đó. Do tính chất này của FF-D mà người ta thường dùng chúng

để làm trễ tín hiệu logic.

III. CÁC BƯỚC TIẾN HÀNH THÍ NGHIỆM:



1) Nối các dây dẫn theo sơ đồ sau:



Hình 10-2



2) Sử dụng các cơng tắc và các đầu vào xung cho các đầu vào, sử dụng đèn LED

cho việc biểu thị đầu ra.

3) Điền vào bảng kết quả thu được khi tiến hành thí nghiệm:

S



R



IV. BÁO CÁO THÍ NGHIỆM:



1) Số thứ tự, tên bài thực hành.



CK



D



Qn+1



Hướng dẫn thực hành mạch FLIP-FLOP

-----------------------------------------------------------------------------------------2) Mục đích của bài thực hành.

3) Trình tự đã tiến hành thí nghiệm và kết quả thu được.

V. CÂU HỎI KIỂM TRA:



Các đầu vào R và S có tác dụng gì?



BÀI 4: THÍ NGHIỆM MẠCH FLIP-FLOP T

I. MỤC ĐÍCH THÍ NGHIỆM:



Nắm được ý nghĩa, hoạt động của FF – T.

II. TÓM TẮT KIẾN THỨC CÓ LIÊN QUAN:

Nối chung hai ngã vào J và K của FF JK ta được FF T (H 6.10). Tính chất của FF

T thể hiện trong bảng sự thật 6.10:



hình 6.10



- Khi T=0, FF khơng đổi trạng thái dù có tác động của CK.

- Khi T=1, FF đổi trạng thái mỗi lần có xung CK tác động.

T

0

1



CK







Q+

Q



Bảng 6.10

III. CÁC BƯỚC TIẾN HÀNH THÍ NGHIỆM:



1) Nối các dây dẫn theo sơ đồ sau:



Hướng dẫn thực hành mạch FLIP-FLOP

------------------------------------------------------------------------------------------



Hình 10-2



2) Sử dụng các công tắc và các đầu vào xung cho các đầu vào, sử dụng đèn LED

cho việc biểu thị đầu ra.

3) Điền vào bảng kết quả thu được khi tiến hành thí nghiệm:

CK



T



Qn+1



IV. BÁO CÁO THÍ NGHIỆM:



1) Số thứ tự, tên bài thực hành.

2) Mục đích của bài thực hành.

3) Trình tự đã tiến hành thí nghiệm và kết quả thu được.

V. CÂU HỎI KIỂM TRA:



- đầu vào CK có tác dụng gì?



Tài liệu bạn tìm kiếm đã sẵn sàng tải về

2 Flip- flop RS có ngã vào Preset và Clear:

Tải bản đầy đủ ngay(0 tr)

×