Tải bản đầy đủ - 0 (trang)
BÀI 2: THÍ NGHIỆM MẠCH FLIP-FLOP J-K

BÀI 2: THÍ NGHIỆM MẠCH FLIP-FLOP J-K

Tải bản đầy đủ - 0trang

Hướng dẫn thực hành mạch FLIP-FLOP

-----------------------------------------------------------------------------------------1

é

1

0

1

0

1

é

1

1

Qn

Bảng 9-1



Từ bảng chân lý có thể rút ra nhận xét:

- Các đầu vào J và K có đặc tính giống như S và R của FF - RS

- Tuy nhiên, khi J = K = 1 thì mạch vẫn hoạt động.

III. CÁC BƯỚC TIẾN HÀNH THÍ NGHIỆM:



1) Nối các dây dẫn theo sơ đồ sau:



2) Sử dụng các nút nhấn đầu vào CB1,CB2,CB3,CB4 , khi nút nhấn tác động tác

động mức 0 đền led sáng ,sử dụng đèn LED cho việc biểu thị đầu ra mức 0 đèn

led tắt mức 1 đèn led sáng.

3) Điền vào bảng kết quả thu được khi tiến hành thí nghiệm:

CL

R



CL

K



J



K



Qn+1



Hướng dẫn thực hành mạch FLIP-FLOP

------------------------------------------------------------------------------------------



IV. BÁO CÁO THÍ NGHIỆM:



1) Số thứ tự, tên bài thực hành.

2) Mục đích của bài thực hành.

3) Trình tự đã tiến hành thí nghiệm và kết quả thu được.

V. CÂU HỎI KIỂM TRA:



Khi các đầu vào J, K thay đổi trạng thái mà chưa có xung nhịp CLK thì các đầu ra

có thay đổi trạng thái không? Tại sao?



Hướng dẫn thực hành mạch FLIP-FLOP

-----------------------------------------------------------------------------------------BÀI 3: THÍ NGHIỆM MẠCH FLIP-FLOP D

I. MỤC ĐÍCH THÍ NGHIỆM:



Nắm được ý nghĩa, hoạt động của FF – D.

II. TÓM TẮT KIẾN THỨC CÓ LIÊN QUAN:



Flip – flop D có hai đầu ra Q và và một đầu vào dữ liệu D, ngồi ra còn có các

đầu vào điều khiển là PR (Preset ) và CLR (Clear ), trong đó, PR là đầu vào đặt trước

và CLR là đầu vào xoá. Một phần tử FF – D trên IC 7474 có ký hiệu và bảng chân lý

như hình 10-1 và bảng 10-1:



Hình 10-1



PR

0

1

1

1



CL

R

1

0

1

0



CK



D



Qn+1



x

x



x

x

1

0



1

0

1

0









Bảng 10-1



0

1

0

1



Hướng dẫn thực hành mạch FLIP-FLOP

-----------------------------------------------------------------------------------------Từ bảng chân lý có thể rút ra nhận xét: trạng thái đầu ra lặp lại trạng thái đầu vào

D tại thời điểm trước đó. Nghĩa là tín hiệu đầu ra bị trễ so với tín hiệu đầu vào một

khoảng thời gian nào đó. Do tính chất này của FF-D mà người ta thường dùng chúng

để làm trễ tín hiệu logic.

III. CÁC BƯỚC TIẾN HÀNH THÍ NGHIỆM:



1) Nối các dây dẫn theo sơ đồ sau:



Hình 10-2



2) Sử dụng các cơng tắc và các đầu vào xung cho các đầu vào, sử dụng đèn LED

cho việc biểu thị đầu ra.

3) Điền vào bảng kết quả thu được khi tiến hành thí nghiệm:

S



R



IV. BÁO CÁO THÍ NGHIỆM:



1) Số thứ tự, tên bài thực hành.



CK



D



Qn+1



Tài liệu bạn tìm kiếm đã sẵn sàng tải về

BÀI 2: THÍ NGHIỆM MẠCH FLIP-FLOP J-K

Tải bản đầy đủ ngay(0 tr)

×