Tải bản đầy đủ - 0 (trang)
PHẦN 2.PHÂN TÍCH CHỌN BIẾN VÀO/RA, MÔ TẢ HỆ THỐNG, THIẾT KẾ HÀM LOGIC

PHẦN 2.PHÂN TÍCH CHỌN BIẾN VÀO/RA, MÔ TẢ HỆ THỐNG, THIẾT KẾ HÀM LOGIC

Tải bản đầy đủ - 0trang

P a g e | 13



+F1: sự cố ngắn mạch, F1=1~ khơng có sự cố, F1=0~ có sự cố

+F2: sự cố q tải, F2=1~ khơng có sự cố, F2=0~ có sự cố

- T: Biến thời gian

+ T1: biến thời gian bằng 3s, T1=1~ thời gian lớn hơn hoặc bằng 3s, T1=0~

thời gian nhỏ hơn 3s

+ T2: biến thời gian bằng 7s, T2=1~ thời gian lớn hơn hoặc bằng 7s, T2=0~

thời gian nhỏ hơn 7s

+ T3: biến thời gian bằng 5 phút, T3=1~ thời gian lớn hơn hoặc bằng 5 phút,

T3=0~ thời gian nhỏ hơn 5 phút

- C =10: Biến đếm sản phẩm.

C1: biến đếm sản phẩm thấp

+ C1=1: hệ thống đếm đủ 10 sản phẩm thấp

+ C1=0: hệ thống chưa đếm đủ 10 sản phẩm thấp

C2: biến đếm sản phẩm cao

+ C2=1: hệ thống đếm đủ 10 sản phẩm cao

+ C2=0: hệ thống chưa đếm đủ 10 sản phẩm cao

2.1.2. Biến ra

- Y: là biến ra điều khiển động cơ băng tải 1

- T: là biến ra điều khiển băng tải 2 chạy thuận

- N: là biến ra điều khiển băng tải 2 chạy ngược

2.2. Mô tả hệ thống và thiết kế hàm logic

2.2.1. Các phương pháp mô tả hệ thống

Phương pháp bảng chuyển trạng thái:

Phương pháp này mô tả quá trình chuyển đổi trạng thái dưới hình thức bảng

+ Các cột của bảng ghi các biến vào và biến ra

+ Các hàng của bảng ghi các trạng thái trong của mạch (S1, S2, S3…).Số hàng

của bảng chỉ rõ số trạng thái trong cần có của hệ.



P a g e | 14



+ Các ô giao nhau của cột biến vào và các hàng trạng thái sẽ ghi trạng thái của

mạch. Nếu trạng thái mạch trùng với tên hàng thì đó là trạng thái “ổn định”, nếu

trạng thái mạch không trùng với tên hàng thì đó là trạng thái “khơng ổn định”.

+ Các ơ giao nhau của cột tín hiệu ra và các hàng trạng thái sẽ ghi giá trị tín hiệu

ra tương ứng.

Phương pháp đồ hình trạng thái:

Đồ hình trạng thái là hình vẽ mơ tả các trạng thái chuyển của một mạch logic

trình tự, đồ hình gồm các đỉnh và các cung định hướng trên đó ghi các tín hiệu

vào/ra và kết quả.Phương pháp này thường chỉ dùng cho hàm một đầu ra. Ta sẽ

xét hai loại: đồ hình Mealy và đồ hình Moore.

- Đồ hình Mealy

Đồ hình Mealy gồm các đỉnh biểu diễn các trạng thái trong của mạch và các

cung định hướng, trên các cung ghi biến tác động và kết quả hàm khi chịu sự tác

động của biến đó.Đồ hình Mealy chính là chuyển bảng trạng thái thành dạng đồ

hoạ.

- Đồ hình Moore

Trong đồ hình Moore, các đỉnh là các trạng thái và giá trị của hàm, còn các

cung định hướng sẽ ghi biến tác động.

Phương pháp lưu đồ:

Đồ hình thuật tốn là cách mơ tả hệ thống một cách suy luận trực quan. Các khối

chính của lưu đồ và các khối được mô tả ở hình



Sau đây ta biểu diễn đồ hình Moore cho hệ điều khiển 2 băng tải 1 và 2.



P a g e | 15



2.2.2. Hệ thống điều khiển băng tải 1

- Dựa vào phân tích u cầu cơng nghệ hệ thống băng tải 1 trong mục 1.1.2 ta

xây dựng được đồ hình Moore của hệ thống như sau:

- Do hệ thống có 5 trạng thái nên ta chọn 03 phần tử nhớ A,B,C loại RS để lưu

các trạng thái trên. Mã hóa các trạng thái như hình sau:



M.F1.F2



010



XYZ

000



TT2

Y=0



TT1

Y=0



d'

001

T1+C1+C2



d'



TT5

Y=x



X1.T'.N'.F1.F2.C1'.C2'.T3



d'

F1'+F2'

111



TT4

Y=0

(F1+F2).M



- Hàm kích cho các phần tử nhớ:

SX=YZ×(+)

RX=XYZ×M×(F1+F2)

SY =×M×F1×F2

RY=(YZ+Y)×

SZ =Y×X1×××F1×F2×××T3

RZ=×+YZ×(T1+C1+C2)

- Xác định hàm logic cho các biến ra Y:

Y



TT3

Y=1



011



P a g e | 16



X



YZ



0



00



01



11



10



0



x



1



0



x



x



0



1



x



Y=Z



2.2.3. Hệ thống điều khiển băng tải 2

- Dựa vào phân tích u cầu cơng nghệ hệ thống trong mục 1.1.2 ta xây dựng

được đồ hình Moore của hệ thống như sau:

- Do hệ thống có 10 trạng thái nên ta chọn 04 phần tử nhớ A,B,C,D loại RS để

lưu các trạng thái trên. Mã hóa các trạng thái như hình sau:

d'

0111



M



1110

TT2



TT8



TN=00



ABCD

TT1

TN=00



1111



TN=XX



d'

d'



T2

TT3

d'



C1+C2



TN=10



T2

TT9



0110



TN=XX



TT6



1011



0100



TN=XX



T3



d'

d'



C1+C2

TT4

TN=01



TT10



0011

C1+C2



TN=XX



TN=XX



1101

d'



- Hàm kích cho các phần tử nhớ:

SA=(BD+CD+BCD+BC)×

RA=ABCD×M

SB= CD×T2+D×(C1+C2)+CD×

RB=BCD×X2×X3×××T1

SC=ABD×+BD×T3

RC=(CD+BC)×(C1+C2)



TT5

TN=00 0101



TT7



0001



C1+C2



P a g e | 17



SD=BC×T2+B×(C1+C2)+ABC×

RD=BCD××X3×××T1

- Xác định hàm logic cho các biến ra: T và N



T

AB



CD



00



01



11



10



00



0



x



x



x



01



x



x



x



x



11



0



x



x



0



10



0



1



x



x



CD 00



01



11



10



T=D

N

AB



N=B



00



0



x



x



x



01



x



x



x



x



11



1



x



x



0



10



0



0



x



x



P a g e | 18



2.2.4. Mạch khống chế khởi động động cơ

-



RI



Y



1G



Rn



Y



Ð

CKÐ



Y



RTh1



RTh1



1G



2.2.5. Timer

Timer là bộ tạo thời gian trễ giữa tín hiệu vào và tín hiệu ra nên trong ddieuf

khiển thường được gọi là khâu trễ.Trong S7-200 có hai loại Timer khác nhau:

- Timer tạo thời gian trễ khơng có nhớ (On-Delay Timer), ký hiệu là TON.

- Timer tạo thời gian trễ có nhớ (Retentive On-Delay Timer), ký hiệu là TONR.

Trong đồ án này em chọn Timer tạo thời gian trễ khơng có nhớ (TON) có thời

gian trễ là 1s

- Tín hiệu kích thích cho bộ định thời tạo thời gian trễ t=3s là X2=1 hoặc X2=1

và X3=1

- Tín hiệu kích thích cho bộ định thời tạo thời gian trễ t=7s là sau khi có tín hiệu

T1=0

- Tín hiệu kích thích cho bộ định thời tạo thời gian trễ t=5 phút là C1=1 hoặc

C2=1

2.2.6. Counter

Counter là bộ đếm thực hiện chức năng đếm sườn lên của xung.Trong S7-200

CÓ 2 loại bộ đếm :

+ bộ đếm tiến(CTU)

+ bộ đếm tiến/lùi(CTUD)

Trong phạm vi đồ án này em chọn bộ đếm tiến CTU



P a g e | 19



- Gía trị đặt trược C=10

- Tín hiệu kích thích đếm:

+ Đếm sản phẩm cao X2=1 và X3=1

+ Đếm sản phẩm thấp X3=1



P a g e | 20



PHẦN 3.PHÂN TÍCH CHỌN PLC, ĐẶT ĐỊA CHỈ, THIẾT KẾ SƠ ĐỒ

NGUYÊN LÝ

3.1. Phân tích chọn PLC

3.1.1. Giới thiệu chung về PLC

PLC viết tắt của Programmable Logic Controller là thiết bị điều khiển logic

lập trình được (khả trình) cho phép thực hiện linh hoạt các thuật tốn điều khiển

logic thơng qua một ngơn ngữ lập trình.

PLC được cấu thành từ hai phần chính:

+ Phần cứng: Được cấu tạo nên bởi vi xử lý, ROM, RAM

+ Phần mềm: Thực chất là một ngôn ngữ dịch để tạo ra ngơn ngữ lập trình gần

con người nhất và tối giản nhất, nó có nhiệm vụ chỉ ra các thiết bị được sử dụng

với địa chỉ cụ thể và chức năng với thông số cụ thể cũng như cách nối các thiết

bị với nhau. Phần mềm này cho phép ta lập được chương trình điều khiển theo

cơng nghệ có thể thực hiện trên máy tính PC hoặc trên máy lập trình PG sau đó

chuyển chương trình vào bộ nhớ RAM.

Thực tế trong công nghệ để đảm bảo độ tin cậy sau khi lập trình chương trình

điều khiển chạy thử kiểm nghiệm đảm bảo thì chuyển chương trình vào EPROM

khi đó trong q trình sử dụng khơng sợ chương trình bị thay đổi.

3.1.2. Giới thiệu họ PLC S7-200

S7-200 là thiết bị điều khiển logic khả trình của hãng Siemens (CHLB Đức),

có cấu trúc theo kiểu module và có các modulee mở rộng. Các module này được

sử dụng cho nhiều những ứng dụng lập trình khác nhau. S7-200 được cấu tạo

theo các module trong đó module chính là module chứa CPU có địa chỉ cửa vào

ra, còn các module mở rộng có thể là tương tự hoặc số và địa chỉ hoàn toàn phụ

thuộc vào kiểu module và vị trí của module trong hệ vì vậy khơng ghi địa chỉ.

Thành phần cơ bản của S7 - 200 là khối vi xử lý CPU 212 hoặc CPU 214. Về

hình thức bên ngoài, sự khác nhau của hai loại CPU này nhận biết được nhờ số

đầu vào/ra nguồn cung cấp.

- CPU 212 có 8 cổng vào, 6 cổng ra và có khả năng được mở rộng thêm bằng



P a g e | 21



2 module mở rộng.

- CPU 214 có 14 cổng vào và 10 cổng ra và có khả năng được mở rộng thêm

bằng 7 module mở rộng.

S7-200 có nhiều loại module mở rộng khác nhau.

CPU 212 bao gồm

+ 512 từ đơn tức là 1KB để lưu chương trình thuộc miền bộ nhớ

đọc/ghi được và không bị mất dữ liệu nhờ có giao diện với EPROM.

+ Có 8 cổng vào logic và 6 cổng ra logic.

+ Có thể ghép nối thêm 2 module để mở rộng số cổng vào/ra, bao

gồm cả module tương từ (analog).

+ Tổng số cổng logic vào/ra cực đại là 64 cổng vào và 64 cổng ra.

+ Có 64 bộ tạo thời gian trễ

+ Có 64 bộ đếm, chia làm hai loại: loại bộ đếm chỉ đếm tiến và loại

vừa đếm tiến vừa đếm lùi.

+ 368 bít nhớ đặc biệt, sử dụng làm các bít trạng thái hoặc các bít đặt

chế độ làm việc.

+ Có các chế độ ngắt và xử lý tín hiệu ngắt khác nhau bao gồm ngắt

truyền thông, ngắt theo sườn lên hoặc sườn xuống, ngắt theo thời gian và

ngắt báo hiệu của bộ đếm tốc độ cao (2 KHz).

+ Bộ nhớ không bị mất dữ liệu trong khoảng thời gian 50h khi PLC bị

mất nguồn nuôi.

CPU 214 bao gồm

+ 2048 từ đơn (4KB) để lưu chương trình thuộc miền bộ nhớ đọc/ghi

được và khơng bị mất dữ liệu nhờ có giao diện với EEPROM.

+ Có 14 cổng vào và 10 cổng ra logic

+ Có 7 module để mở rộng thêm cổng vào/ra bao gồm cả module

analog.

+ Tổng số cổng vào ra cực đại là 64 cổng vào và 64 cổng ra.

+ Có 128 bộ tạo thời gian trễ.

+ Có 128 bộ đếm chia làm hai loại chỉ đếm tiến và vừa đếm tiến vừa



Tài liệu bạn tìm kiếm đã sẵn sàng tải về

PHẦN 2.PHÂN TÍCH CHỌN BIẾN VÀO/RA, MÔ TẢ HỆ THỐNG, THIẾT KẾ HÀM LOGIC

Tải bản đầy đủ ngay(0 tr)

×