Tải bản đầy đủ - 0 (trang)
3 Ý nghĩa và thông số kỹ thuật

3 Ý nghĩa và thông số kỹ thuật

Tải bản đầy đủ - 0trang





Dung lượng bộ nhớ: Dung lượng bộ nhớ RAM được tính bằng MB ( Mega Byte ), dung

lượng RAM càng lớn thì chứa được càng nhiều dữ liệu và cho phép ta chạy được càng



nhiều chương trình cùng lúc.

 Tốc độ bộ nhớ RAM: là tốc độ truy cập dữ liệu vào RAM . Ví dụ: Trong các máy

Pentium 2 và Pentium 3 khi lắp máy ta chọn RAM có tốc độ bằng tốc độ Bus của CPU,

nếu tốc độ của 2 linh kiện này khác nhau thì máy sẽ chạy ở tốc độ của linh kiện có tốc độ

thấp hơn, vì vậy ta nên chọn tốc độ của RAM >= Bus của CPU

3.4 Các loại RAM

Tùy theo công nghệ chế tạo, người ta phân biệt thành 2 loại:





DRAM :RAM động

- Ram động có tế bào nhớ là một FF. RAM động dùng kỹ thuật MOS để lưu trữ các

-



bit 0 hay 1 trong các điện dung ký sinh giữa cửa và lớp nền của transistor MOS.

Dữ liệu lưu trữ ở tụ này khơng được duy trì lâu vì sự rỉ của tụ cũng như của các

transistor MOS chung quanh nên cần được làm tươi (refresh) trong khoảng vài



-



mili giây (nếu không tụ xả điện sẽ mất dữ liệu).

Sự làm tươi tụ cần phải có bộ điều khiển (Dynamic Memory Controller) bên ngoài

và trên cùng vi mạch. Và đây cũng là nhược điểm của RAM động so với RAM

tĩnh. Ngày nay RAM động được chế tạo theo công nghệ như NMOS, CMOS,

CHMOS, XMOS với dung lượng nhớ trên Megabit, thời gian thâm nhập dưới

100ns và công suất tiêu tán rất nhỏ.



Cấu trúc và hoạt động của DRAM.





Cấu trúc bên trong của DRAM có thể hình dung như một mảng ơ nhớ bit đơn. Mỗi



ơ nhớ chiếm một vị trí riêng biệt trong hàng và cột của ma trận.

• Xét hình 8.7 DRAM Có 14 đầu địa chỉ để chọn 1 trong 16384 ô nhớ (2 14 = 16384);

những bit địa chỉ thấp từ A0 đến A6 chọn hàng, còn những bit địa chỉ cao từ A7

đến A13 chọn cột. Mỗi địa chỉ 14 bit chọn ô nhớ riêng biệt để đọc ra hay ghi vào.



Hình 8.7: Cấu trúc bộ nhớ DRAM

Ta có thể hiểu được cách đọc hay ghi dữ liệu vào DRAM dựa vào sơ đồ đơn giản

(hình 8.8). Các chuyển mạch từ SW1 đến SW4 thực chất là các transistor MOSFET được

điều khiển bằng các đầu ra khác nhau của bộ giải mã địa chỉ và bằng tín hiệu R/ tuy nhiên

ở đây tụ điện mới là ô nhớ đích thực.



Hình 8.8: Biểu diễn ơ nhớ DRAM

Khi ghi dữ liệu thì cơng tắc SW1 và SW2 đóng lại trong khi công tắc SW3 và

SW4 vẫn mở, nối dữ liệu nhập vào tụ C. Logic 1 tại đầu vào dữ liệu tích điện cho tụ C



còn logic 0 thì xả điện cho tụ C. Vì ln có sự rò điện qua các chuyển mạch đóng nên tụ

C bị mất điện dần.

Để đọc dữ liệu tại ơ nhớ thì chuyển mạch SW2, SW3 và SW4 đóng lại còn SW1 vẫn

mở nối điện thế lưu trữ với bộ khuếch đại. Bộ khuếch đại sẽ so sánh điện thế này với giá

trị tham khảo nào đó để quyết định là logic 1 hay logic 0, rồi đưa ra giá trị 0V hay 5V cho

đầu ra dữ liệu. Đầu ra này lại được nối với tụ qua SW2 và SW4 nên tụ điện sẽ được làm

tươi. Như vậy bit dữ liệu trong ô nhớ được làm tươi mỗi khi nó được đọc.

Chu kỳ đọc/ghi của DRAM

Chu trình đọc/ghi của DRAM phức tạp hơn nhiều so với SRAM bởi vì cần có bộ định

thời để khống chế làm tươi và bộ điều khiển bộ đệm của thanh ghi, bộ đa hợp hàng cột

thông qua hai chân và

Chu kỳ đọc DRAM

Hoạt động của tín hiệu trong suốt quá trình đọc được biểu diễn Hình 8.9 .



Hình 8.9: Hoạt động đọc của DRAM

Giả sử R/ đang ở mức cao trong suốt hoạt động đọc. Sau đây là phần mô tả từng

bước hoạt động xảy ra tại những thời điểm trong sơ đồ tín hiệu.

t0 : MUX bị đưa xuống mức thấp để áp các bit địa chỉ hàng ( A0 – A6) vào đầu vào địa

chỉ của DRAM.

t1 : bị đưa xuống mức thấp để nạp địa chỉ hàng vào DRAM



t2 : MUX lên mức cao để đặt địa chỉ cột (A7 – A13 ) tại các đầu vào địa chỉ của DRAM.

t3: xuống thấp để nạp địa chỉ cột vào DRAM.

t4 : DRAM đáp ứng lại bằng cách đặt dữ liệu hợp lệ từ vào ô nhớ được chọn lên đường

dữ liệu ra.

t5 : MUX, , và đường dữ liệu ra trở về trạng thái ban đầu.

Chu kỳ ghi của DRAM

Hoạt động ghi tiêu biểu của tín hiệu trong DRAM.



2

Hình 8.10: Hoạt động ghi của DRAM

Q trình ghi được mơ tả như sau:

t0: MUX mức thấp để đặt các bit địa chỉ hàng ( A0 – A6) vào đầu vào địa chỉ

t1 : = NGT nạp địa chỉ hàng vào DRAM

t2 : MUX lên mức cao để đặt địa chỉ cột (A7 – A13) tại các đầu vào địa chỉ của DRAM.

t3: = NGT để nạp địa chỉ cột vào DRAM.

t4 : Dữ liệu cần ghi được đạt lên đường dữ liệu vào.



t5 : R/ bị kích xuống thấp để ghi dữ liệu vào ơ nhớ được chọn.

t6 : Dữ liệu vào bị loại bỏ khỏi đường dữ liệu vào.

t7 : MUX, , và đường dữ liệu vào trở về trạng thái ban đầu.

Làm tươi DRAM

Việc làm tươi DRAM phải được xảy ra mỗi 2ms để duy trì dữ liệu. Mỗi một trong 256

hàng phải được kích bởi chân , , . có thể ở mức cao trong trình tự làm tươi để giảm cơng

suất tiêu thụ. Dù đọc hay viết vào một tế bào nào của một hàng đều phải làm tươi toàn

bộ hàng đó. Để làm tươi DRAM cần phải có bộ đếm làm tươi DRAM (Refresh

Controler).

Phương pháp là tươi phổ biến nhất là làm tươi chỉ với , thực hiện bằng việc lựa chọn

một địa chỉ hàng với trong khi và : R/vẩn ở mức cao.





SRAM (Static RAM) : RAM tĩnh

- SRAM có thể lưu trữ dữ liệu đến khi nào chip vẩn còn được cấp điện.

- Ngày nay RAM lưỡng cực tĩnh được chế tạo theo công nghệ TTL, công nghệ ECL

đã đạt đến dung lượng nhớ hơn 16Kbit, thời gian truy xuất dưới 10ns và công suất

tiêu thụ dưới 0,1mW/bit và công nghệ NMOS, CMOS, HMOS, MIXMOS, XMOS

-



với dung lượng 256Kb, thời gian truy xuất thấp đến 15ns.

SRAM là bộ nhớ nhanh, việc đọc không làm hủy nội dung của ô nhớ và thời gian

thâm nhập bằng chu kỳ của bộ nhớ.



Bảng 8.2: Bảng thông số của các loại RAM tĩnh.

Từ bảng thơng số trên cho thấy:











ECL có thời gian truy xuất ngắn nhất

ECL, TTL có dung lượng nhỏ hơn CMOS, NMOS

CMOS, NMOS có cơng suất thấp hơn ECL, TTL. ECL có cơng suất cao nhất

Các IC RAM thường được dùng làm bộ nhớ trong máy tính. Chip nhớ giao diện

với CPU phải đủ nhanh mới đáp ứng được các lệnh đọc và ghi của CPU. Không

phải tất cả các loại RAM đều có đặc điểm thời gian như nhau.



Thời gian cho một chu kỳ đọc



Hình 8.11: Sơ đồ thời gian chu kỳ đọc

-



Chu kỳ đọc bắt đầu tại thời điểm t 0. Trước thời điểm này, đầu vào địa chỉ có thể là

địa chỉ nào có sẵn trên bus địa chỉ từ hoạt động ngay trước đó. Vì đầu vào của

RAM khơng tích cực nên nó sẽ khơng đáp ứng địa chỉ cũ. Tại thời điểm t 0 CPU

cung cấp địa chỉ mới cho đầu vào của RAM, đây chính là địa chỉ của vị trí nhớ cần

đọc. Sau thời gian ổn định tín hiệu địa chỉ, đường được kích hoạt. RAM đáp ứng

bằng cách thay đặt dữ liệu từ vị trí nhớ có địa chỉ xác định vào đường ra dữ liệu tại

thời điểm t1. Với tACC là thời gian truy cập của RAM, t CO là thời gian cần thiết để

đầu vào của RAM đi từ mức Hi-Z đến mức dữ liệu hợp lệ một khi tích cực.



-



Tại thời điểm t2, trở về mức cao, và đầu ra của RAM trở về trạng thái Hi-Z sau

khoảng thời gian tOD. Vậy dữ liệu của RAM sẽ ở trên bus dữ liệu trong khoảng thời



-



gian từ t1 đến t3.

Thời gian của một chu kỳ hoàn chỉnh là tRC, kéo dài từ t0 đến t4



Thời gian cho một chu kỳ ghi



Hình 8.12 Sơ đồ thời gian chu kỳ ghi của SRAM

-



Hoạt động của tín hiệu cho một chu kỳ ghi bắt đầu khi CPU cung cấp địa chỉ mới

cho RAM tại thời điểm t 1. CPU đưa R/ xuống thấp sau khi chờ qua khoảng thời

gian tAS, thời gian thiết lập địa chỉ, cho phép bộ giải mã địa chỉ của RAM có đủ

thời gian để đáp ứng địa chỉ mới và bị giữ ở mức thấp trong khoảng thời gian t W

gọi là thời gian ghi. tDS gọi là thời gian thiết lập dữ liệu còn tDH gọi là thời gian duy



-



trì dữ liệu.

Trong thời gian ghi, tại thời điểm t1, CPU cung cấp dữ liệu hợp lệ cho bus dữ liệu

để ghi vào RAM. Dữ liệu này phải được duy trì tại đầu vào của RAM ít nhất một

khoảng thời gian tDH sau khi và khơng còn tích cực tại thời điểm t 2. Tương tự, đầu

vào địa chỉ phải tiếp tục ổn định trong khoảng thời gian duy trì địa chỉ, tức sau thời



điểm t2. Nếu khơng thỏa bất kỳ điều kiện nào về thời gian thiết lập và thời gian

-



duy trì thì hoạt động ghi xảy ra sẽ không đáng tin cậy.

Thời gian của một chu kỳ ghi hoàn chỉnh t WC kéo dài từ t0 đến t4 khi CPU đổi sang

địa chỉ mới cho chu kỳ đọc/ghi tiếp theo.

3.5 Dồn kênh địa chỉ - Address Multiplexing (ghép địa chỉ)



Hiện nay các nhà sản xuất đã sản xuất ra nhiều loại DRAM với dung lượng khá lớn.

Với các loại DRAM có dung lượng lớn thì đòi hỏi phải có nhiều chân vào địa chỉ nếu yêu

cầu một chân riêng biệt.

Hình 8.13 trình bày bộ nhớ có dung lượng từ 16K có 14 đường địa chỉ bus từ CPU

đến bộ nhớ



Hình 8.13 Kết nối CPU - RAM

Để khắc phục yếu điểm này các nhà sản xuất đã sử dụng phương pháp ghép kênh địa

chỉ. Bằng cách này mỗi chân vào địa chỉ có thể dung nạp hai bit địa chỉ khác nhau, tiết

kiệm được số chân giúp giảm đáng kể kích cở của vỏ IC.

Hình 8.14 minh họa địa chỉ CPU dùng mạch Multiplex để đưa địa chỉ từ CPU tới

DRAM.



Hinh 8.14: Bộ dồn kênh từ CPU vào DRAM

Ta thấy chỉ có 7 đường địa chỉ ngõ vào đến DRAM, nghĩa là 14 đường địa chỉ từ bus địa

chỉ CPU được đưa vào mạch Multiplexer sẽ truyền 7 bit địa chỉ tại thời điểm nào đó tới

ngõ vào địa chỉ ơ nhớ. Khi MUX = 0 thì truyền A 0 – A6 đến DRAM, khi MUX = 1 thì

truyền A7 – A13 đến DRAM.

Giản đồ thời gian của tín hiệu MUX

Thời gian của tín hiệu MUX phải đồng bộ với tín hiệu và . MUX phải ở mức thấp khi

bị kích xuống mức thấp, sao cho các đường địa chỉ A 7 – A13 từ CPU sẽ đến được đầu vào

địa chỉ DRAM. Tương tự MUX phải ở mức cao khi bị kích xuống thấp, sao cho A 0 - A6

từ CPU sẽ có mặt tại đầu vào của DRAM.



Tài liệu bạn tìm kiếm đã sẵn sàng tải về

3 Ý nghĩa và thông số kỹ thuật

Tải bản đầy đủ ngay(0 tr)

×