Tải bản đầy đủ - 78 (trang)
Interface giữa VXL và bộ nhớ h 7.7. Giải mã trạng thái bus VXL

Interface giữa VXL và bộ nhớ h 7.7. Giải mã trạng thái bus VXL

Tải bản đầy đủ - 78trang

Ngô Nh Khoa

II.3. Interface giữa VXL và bộ nhớ h 7.7.


Sơ đồ giao tiếp giữa vi xử lý 386 với bộ nhớ ở chế độ bảo vệ đợc vẽ trên hình 7.6. Ta thấy rằng giao tiếp bao gồm các việc:
- Giải mã các trạng thái của vi xử lý ADS, MIO, DC, WR để cấp ra các tín hiệu ®iỊu khiĨn bus ALE, MWTC, MRDC, OE cho bé nhí, DTR và
DEN. - Giải mã 3 địa chỉ cao nhất A29-A31 để có đợc 8 tín hiệu chọn chip CE0 -
CE7, cho trờng hợp mỗi chip 1 bit, rồi chốt các địa chỉ A2-A28 và CE0 - CE7 để đa sang bộ nhớ.
- Đệm truyền số liệu hai chiều giữa VXL và bộ nhớ đợc điều khiển bởi các tín hiệu cho phép đa ra số liệu EN và định híng trun DIR.
- Tõ c¸c tÝn hiƯu BE0 - BE3 và MWTC cấp điều khiển viết lên các bank nhớ WEB0 - WEB3.
- Bé nhí cÊp c¸c tÝn hiƯu NA, BS và READY cho VXL.
III.4. Giải mã địa chỉ và Latch địa chỉ, đệm hai chiều số liệu.
Bộ giải mã địa chỉ có thể đặt trớc hoặc sau bộ chốt h 7.7a,b. Sau bộ chốt địa chỉ có khi cần đệm riêng cho địa chỉ IO. Ví dụ dùng 4F244 có thể sink đợc 64 mA
h 7.7c.
Photocopyable
57
Ngô Nh Khoa
Để giải mã địa chỉ ngời ta dùng mạch 74F138 với 8 đờng ra hoặc 74F139 hai mạch giải mã, mỗi mạch có 4 đờng ra. Trên hình 7.8 ta thấy 2 địa chỉ cao nhất dùng
để giải mã ra 4 tín hiƯu chän chip CE0 - CE3. §Ĩ Latch ta dïng các vi mạch 74F373 có thể sink đợc 24 mA max. Chân ra 3 trạng thái OC nối đất, còn chân
CLK của 373 đợc cấp ALE lúc cần Latch địa chỉ ra. Chân ra 3 trạng thái OC nối đất, còn chân CLK của 373 đợc cấp ALE lúc cần latch địa chỉ ra.
Hình 7.8 Giải mã và latch địa chỉ của máy 386. Để đệm và truyền số liệu hai chiỊu h×nh 7.9 cho bus sè liƯu cđa VXL dòng
max 4mA ta dùng các đệm 8 bit hai chiều 74F245 với dòng sink max là 64mA. Ta cũng dùng vi mạch 74F646 là các đệm 2 chiều với thanh ghi, nó có thể dùng nh một
bộ đệm đơn giản hoặc dùng với chức năng đệm - thanh ghi trong ®ã sè liƯu trun tõ bus nµy vµo mét thanh ghi bên trong với một dãy tín hiệu điều khiĨn, vµ tõ thanh ghi
trong ra bus kia víi tÝn hiệu điều khiển khác.
Photocopyable
58
Ngô Nh Khoa

II.5. Giải mã trạng thái bus VXL


VXL 386 cÊp trùc tiÕp ra ba tÝn hiÖu quy định kiêuy của chu kỳ nhớ hiện hành của bus là: MemIO, DataControl và WriteRead. Bảng 7.1 chỉ ra 8 kiĨu cđa chu
kú bus cđa 386. Ngoµi ra, VXL còn cấp AM, và tín hiệu ADS Address Status hạ xuống mức 0 để báo rằng 3 tín hiệu trên AM là bình ổn hữu hiệu. ở hình 7.6 ta thấy
một mạch logic điều khiển bus, đợc dung để giải m· kiĨu cđa chu kú bus nh»m cÊp ra c¸c ®iỊu khiĨn t¬ng øng tíi MemIO, Latch Address.
Controller bus cã thể đợc chế tạo bởi các PLA Programable Logic Arrays, nó là các mạch có nhiều lối ra, mỗi lối ra thứ i là nghịch đảo của tổng các tích các lối
vào thứ j.

= =
=
7 1
k 16
1 j
j Input
i Output
Các PLA thờng có cửa ra ba trạng thái với chân điều khiển CE. Có loại còn có thanh ghi D - Latch ë lèi ra.
ViƯc lËp tr×nh PLA thùc hiƯn ở nhà máy, bằng cách đốt cháy những mối nối không muốn có tại các nút.

II.6. Bộ phận Cache Memory vµ Controller Cache Memory.


Tài liệu bạn tìm kiếm đã sẵn sàng tải về

Interface giữa VXL và bộ nhớ h 7.7. Giải mã trạng thái bus VXL

Tải bản đầy đủ ngay(78 tr)

×